由於半導體製程進步，相同芯片麵積中可以放入愈來愈多的晶體管，致使這10多年來業界開始積極發展所謂的係統單芯片SoC，而可組態性處理器IP概念就像自助餐式的自組拚盤，提供嵌入式係統更寬廣的應用空間。

     過往需多顆芯片才能組構的運算係統

，現在透過半導體的整合工藝，單一SoC芯片即可實現，但無論是用多顆芯片構成的係統，還是用單顆芯片就實現的係統，係統中都包含各種屬性
、功效電路
，而在SoC需求愈來愈普遍，同時內部設計愈形複雜後，芯片公司已難完全以自力、自主完成SoC設計，若完全自力設計，則電路的設計
、驗證過程費時更長，影響SoC上市時間與研發成本。

      為能用更簡便
、快速方式完成SoC設計，半導體產業衍生新經營型態的公司，稱為IP Provider(矽智財供應商)，IP Provider隻專注於芯片內各功效電路研發設計，並將功效電路設計成果授權給其它業者使用，而技術授權費或芯片量產後的權利金，就成了IP Provider的主要收益來源。

     不過，並不是隻有IP Provider才能授權芯片的功效電路設計，半導體產業中其它經營型態業者
，也提供類似服務
，包括整合裝置製造商(IDM)
、晶圓代工廠(Foundry)、無晶圓廠的芯片公司(Fabless)
、芯片設計服務業者(Design House)、以及電路設計自動化的工具供應商(EDA Vendor)等也多有提供，差別隻在於專營與兼營
，IP Provider屬專營業者，其餘各種型態的業者屬於兼營。

     事實上矽智財概念最初來自Foundry，Foundry業者為讓投單客戶芯片電路設計可盡快投產


，所以向客戶提供現成
、已完成各項驗證的功效電路設計，當這類型的設計累積數量夠多後，才逐漸開展出更高層次的矽智財產業。

       處理器IP是SoC的最核心

     了解IP能簡化
、加速SoC設計後。如今的SoC
，芯片內多半會使用1個或1個以上的IP

，在用及各種IP中，又以控製器、處理器的IP最為基礎與關鍵。每顆SoC設計之初就要決定控製器/處理器架構，此等於決定SoC的最核心設計，接著才能決定外圍功效電路
，最後才能完成SoC整體設計。

     也因為控製器/處理器的需求最基礎
、普遍
，所以如英國ARM(安謀國際)、美國MIPS(美普思)等業者在矽智財業界中相當活躍，因為ARM、MIPS等皆以處理器的IP授權為主業務。今日多數SoC均直接使用ARM、MIPS業者授權的處理器IP
，已少有完全自力設計的SoC執行核心。(附注1)

     圖說：英國ARC公司可組態性處理器IP的展望規劃圖(Roadmap)，圖上半為ARC 700係列的展望規劃
，下半則為600係列的展望規劃。(資料來源：ARC.com)[page_break]

     Soft IP與Hard IP之別

     雖然IP可以加速SoC設計，但進一步還要了解IP層次，大體而言IP可分成Soft IP與Hard IP 2個層次
；Soft IP是偏向電路功效邏輯層麵設計
，而Hard IP則是除了具備電路功效邏輯外
，連帶已完成芯片實際投產前的實體性電路設計。

     如果SoC業者期望對IP部分電路設計能有較高的再修改性，或者是更高度的電路設計整合，則必須選擇Soft IP，反之Hard IP難以再修改，整合度也有限。不過Hard IP設計完成度較高，已經完成邏輯、實體2部分的設計，相對的Soft IP僅完成前期性的功效邏輯，所以就SoC整體設計的加速性而言

，此方麵Hard IP優於Soft IP。(附注2)

      Soft IP的調修彈性仍有其限

     所以，若為了追求較高的設計彈性，則必須選擇Soft IP，但即便是Soft IP模式，其設計彈性也有限。以處理器IP來說，多數的處理器IP其處理架構均已經固定，如處理器內有多少個暫存器、管線階數等
，雖技術上依然可以對這些架構再行調修，但IP的授權業者通常不樂見
、甚至不允許這麼做，因為對架構進行調整將會阻礙執行軟件的移植性與兼容性。

     因此，提供處理器IP的業者，通常采行另一種作法，那就是提供多種型款(但各款的設計架構皆已固定)的處理器IP讓客戶選擇
，若客戶認為某款的IP不合用，則可以再評估另一款IP，直到選定最貼近需求的款式為止。

      可組態性處理器IP的意涵

      用多種型款的現成固定式設計
，來因應客戶對處理器IP的各種不同需求，這是目前較普遍的作法，事實上ARM、MIPS、PowerPC等皆是如此。然而業界也有另一種作法
，就是提供更高度的彈性設計，此稱為可組態性處理器(Configurable Processor)。

      可組態性處理器，是SoC設計者可以決定處理器的細節設計，包括增/減暫存器、執行單元、指令數...等設計，借以建構出更合乎需求的處理器核心。如此
，可組態性處理器IP
，提供更高度的設計彈性，目前以可組態性著稱的處理器IP，主要有英國ARC公司的ARC 600、ARC 700核心
，以及美國Tensilica公司的Xtensa 7、Xtensa LX2核心。

     要注意的是，此類IP雖提供可組態性，但並不表示處理器內的任何環節都可重新調整，仍有其不變的主架構存在，倘若各環節都可以再行調修
，此已等於是100%的自主設計
，如此就沒有向外取得IP授權的必要。

      采行可組態性處理器IP的動機

     前麵提到，為了更高的設計彈性、為了更切合設計要求，所以需要可組態性處理器IP，但「彈性」、「要求」仍是相當浮泛的概念性形容，以下將更具體說明采行可組態性處理器IP的動機。

      1.減少芯片電路麵積

     將原本的多芯片係統整合成SoC，為(wei)的(de)就(jiu)是(shi)要(yao)精(jing)省(sheng)係(xi)統(tong)電(dian)路(lu)麵(mian)積(ji)，同(tong)時(shi)也(ye)精(jing)省(sheng)實(shi)現(xian)成(cheng)本(ben)，不(bu)過(guo)要(yao)將(jiang)原(yuan)有(you)的(de)多(duo)芯(xin)片(pian)整(zheng)合(he)成(cheng)單(dan)芯(xin)片(pian)，多(duo)半(ban)要(yao)對(dui)電(dian)路(lu)功(gong)效(xiao)進(jin)行(xing)權(quan)衡(heng)取(qu)舍(she)，甚(shen)至(zhi)犧(xi)牲(sheng)部(bu)分(fen)規(gui)格(ge)、性能、功效，所以設計時都會盡力縮小各功效電路麵積，而可組態性處理器IP因具備更高彈性
，能將「電路麵積」視為第一要求
，組態出占用麵積最小的處理核心。

      2.減少芯片的功耗用電

     許多SoC是shi用yong於yu手shou持chi式shi應ying用yong裝zhuang置zhi中zhong，手shou持chi式shi應ying用yong裝zhuang置zhi除chu力li求qiu芯xin片pian小xiao體ti積ji化hua外wai，也ye相xiang當dang講jiang究jiu功gong耗hao用yong電dian，原yuan因yin是shi手shou持chi裝zhuang置zhi的de電dian池chi電dian力li有you限xian。此ci外wai能neng源yuan成cheng本ben愈yu來lai愈yu高gao，用yong於yu機ji房fang設she備bei內nei的de芯xin片pian也ye得de講jiang究jiu省sheng電dian
，其qi它ta各ge類lei應ying用yong芯xin片pian亦yi有you類lei似si趨qu勢shi發fa展zhan。因yin此ci

，可ke組zu態tai性xing處chu理li器qiIP在組態時
，即能針對功耗用電進行最佳化設計。

      3.增加芯片的運算效能、反應速率

     能以電路麵積來組態、能以功耗用電來組態，那麼也可以從運算效能為取向來進行組態，尤其是硬性即時控製(Hard Real-Time Control)的應用格外有需求。事實上，一直以來處理器首要講究的特性表現，是價格效能比(Price/Performance Ratio)，近年來才開始重視功耗用電性的每瓦效能比(Performance Per Watt)。

      4.減少芯片的授權成本

     使用處理器IP要支付一筆技術授權費，且在SoC設計完成、投入量產後

，還要針對每顆出廠後的SoCchouquliangchanquanlijin，weilejianshaoshouquanfeijiquanlijindengchengbenzhichu，caixingkezutaizuofayoujihuijianshaocifangmiandechengbenzhichu，lirubuxuyaofudianyunsuandanyuanzezaizutaishejishijiangkeqishegaidanyuan，xuyaoshumaxinhaochulidanyuancaifangrugaidanyuan

，touguozhuxiangdequanhengzengjian，youkenengjiangdizhengti「技術授權費/量產權利金」成本。即便不能減少「技術授權費/量產權利金」成本
，電路麵積也可以獲得精省
，進而讓芯片投產成本得到精省(與前述的第一項動機相近)。

      5.針對SoC的應用進行最佳化

     SoC的應用非常多
，有的是數碼相機(DSC)的SoC，有的是可攜式媒體播放器(PMP)的SoC，或是導航機(PND)的SoC，不同的SoC其應用設計也不同，例如DSC SoC不重視音訊處理，而PND SoC隻專注靜態視訊處理及簡易的音訊處理
，但卻需要重視數碼信號的處理(接收衛星定位信號後的相關處理)，至於PMP、STB(視訊機上盒)則重視動態、高質量的音/視訊處理，也重視信號處理(接收、處理節目信號)。

     由上可知，不同的執行處理特性、不同的運算負荷度
，若用單一架構處理器IP則難以滿足設計，而可組態性處理器IP卻可以針對不同的應用需求來進行組態，以合乎各種應用取向的SoC設計。[page_break]

      可組態性處理器IP的隱憂

     雖可組態性處理器IP有如上的5種優點，但也不表示沒有缺點，事實上
，隨半導體技術及市場演化
，可組態性處理器也麵臨一些隱憂
、威脅，以下我們簡要討論。

      1.製程持續縮密
，芯片麵積資源獲得寬解

     芯片的縮密製程技術仍持續精進，從90nm、65nm
、到45nm，並bing持chi續xu往wang下xia探tan，使shi芯xin片pian電dian路lu麵mian積ji成cheng本ben愈yu來lai愈yu低di，因yin此ci芯xin片pian設she計ji者zhe已yi不bu如ru過guo往wang般ban重zhong視shi麵mian積ji成cheng本ben
，事shi實shi上shang處chu理li器qi的de多duo核he化hua發fa展zhan，無wu論lun是shi同tong質zhi多duo核he、異質多核，都表示「透過電路麵積倍增的作法來爭取效能提升」已屬可行

、值得。如此，透過組態作法讓執行核心的麵積最佳化，此種需求將逐漸減少。

      2.芯片上市的時間壓力愈來愈大

     使用IP為的就是要節省芯片設計的驗證心力
、加速芯片的開發
，讓芯片更早上市銷售
，而今市場競爭更加激烈，芯片Time To Market壓力比過去更大，使許多SoC專案都舍棄從Soft IP階段開始設計，直接取用Hard IP加速設計。

     然而可組態性處理器IP可說是比Soft IP更Soft(軟)性的IP
，是從「比Soft IP」更前期的設計階段開始著手，好處是獲得更高的設計彈性，但相對的就是增加SoC的設計時間
，甚至為實現組態化而必須學習、熟悉另一套前期設計工具，即處理器的組態工具。

      3.軟件風險

     此點前麵已約略提及，事實上，除有軟件移植性
、兼容互通性等疑慮，軟件的後續維護也將令人擔憂，同時協力業者提供的巨集程序(Macro)也可能無法立即適用，這些都須再行斟酌、調修。特別是軟件開發、維護成本在整體SoC方案中所占的比重愈來愈高，許多原有以硬件電路方式設計成的功效，而今多半轉成軟件方式實現。

      4.固定組態處理器IP的轉向

     ARM
、MIPS等皆是以固定組態性處理器IP為主
，不過為因應客戶需求也開始有些轉變，或允許部分的特例
，例如MIPS的Pro係列IP就擁有組態性，或如ARM的OptimoDE Data Engines能因應不同需求的應用設計。

     附注1：ARM
、MIPS在處理器IP的主要授權業務逐漸成熟後，也開始進行相關延伸，如ARM延伸至實體IP領域，MIPS延伸到類比/混訊IP領域
，此外兩家業者皆開始跨入32位元的控製器IP市場。

      附注2：除了Soft IP、Hard IP外也有Firm IP，Firm IP的設計完成度介於前兩者之間
，不過在產業的實際運用中卻不如前兩者普遍。

     圖說：Tensilica Xtensa係列可組態性處理器IP的組態設計示意圖，左上是勾核需求的功效項
、特性項，例如需不需要硬件乘法器、桶式移位器等，右上則是延伸處理器架構
，例如增加暫存器、增加VLIW資料路徑等，左下則進行設計應用最佳化，右下則是軟件自動化產生工具。（郭長佑）