日本東北大學研究生院工學研究科生物機器人專業教授小柳光正發布了由其研究小組推進的係統集成技術的成果。該技術可實現將邏輯LSI
、存儲器、MEMS元件以及功率IC等不同種類的元件層疊成三維狀的“超級芯片”。

　　小柳的研究小組此前一直在開發可降低超級芯片的工藝成本和提高成品率所需的一係列技術。此次發布的成果如下：（1）自組裝技術在三維疊層領域的應用；（2）可形成階梯的芯片間布線技術
；（3）RF元件的試製。

　　zizuzhuangjishuyongyujinxingsanweicengdieshideweizhizhonghe。gaijishunenggouyidichengbenshixianxinpiancengdie。yibanzaisanweicengdiezhong，ruguochengpinlvgaoqiediecengshao，zejingyuanjidieceng（晶圓對晶圓）在成本上占優勢。如果成品率低或疊層多
，則在晶圓上層疊芯片的芯片對晶圓
、或者芯片間層疊（芯片對芯片）在成本上占優勢。對此，小柳將數千～數萬枚疊層納入研究範圍，開發出了能夠使成本容易升高的芯片對芯片層疊的成本降低的技術。

　　xiaoliudekaifamubiaoshi，nenggoujiandandiduixinpiancengdiexinpiandegongxujinxingtongyichuli。yincicaiyonglezizuzhuangjishu。jutiwei
，zaixinpiandezhengquediehehejieheguochengzhongshiyongyeti。zaijingyuanbiaomianshang
，zhiduinenggouzhongdiexinpiandebufenjinxingqinshuichuli
，bingzaicichudishangyeti。gaiyetididaoxinpianshanghou

，xinpianjishicuoweiyenenggenjuyetidebiaomianzhanglizidongdiehedaoshishileqinshuichulidebufen。diehejingduyouqinshuichulimoxingdexingchengjingdujueding。lingwai，yetiganzaohou
，haikejinxingwulijiehehuodianqijiehe。liyonggaifangfaketongyidieheduomeixinpian。yinci，gaixiaozuzaixinpianduixinpiancengdiedejieheanzhuanggongxuzhongdaoruletongyichuli（批處理）半導體前工序的概念。通過該方法
，實際可在200mm晶圓上統一安裝多枚芯片，實現了精度為0.4μm的位置疊合和接合。

　　另(ling)外(wai)，為(wei)發(fa)揮(hui)統(tong)一(yi)處(chu)理(li)的(de)優(you)勢(shi)，需(xu)要(yao)開(kai)發(fa)一(yi)種(zhong)能(neng)將(jiang)多(duo)枚(mei)芯(xin)片(pian)高(gao)效(xiao)地(di)放(fang)到(dao)芯(xin)片(pian)疊(die)合(he)用(yong)夾(jia)具(ju)上(shang)的(de)方(fang)法(fa)。此(ci)次(ci)小(xiao)柳(liu)沒(mei)有(you)公(gong)布(bu)該(gai)方(fang)法(fa)，但(dan)表(biao)示(shi)目(mu)前(qian)正(zheng)在(zai)開(kai)發(fa)，一(yi)定(ding)能(neng)夠(gou)實(shi)現(xian)。

　　階(jie)梯(ti)式(shi)布(bu)線(xian)用(yong)於(yu)晶(jing)圓(yuan)上(shang)多(duo)枚(mei)芯(xin)片(pian)間(jian)的(de)電(dian)氣(qi)連(lian)接(jie)。該(gai)技(ji)術(shu)不(bu)是(shi)麵(mian)向(xiang)三(san)維(wei)疊(die)層(ceng)的(de)
，而(er)是(shi)麵(mian)向(xiang)同(tong)一(yi)個(ge)矽(gui)晶(jing)圓(yuan)上(shang)多(duo)枚(mei)芯(xin)片(pian)間(jian)的(de)布(bu)線(xian)。芯(xin)片(pian)側(ce)麵(mian)通(tong)過(guo)曝(pu)光(guang)工(gong)藝(yi)形(xing)成(cheng)了(le)圖(tu)案(an)。該(gai)研(yan)究(jiu)小(xiao)組(zu)證(zheng)實(shi)，在(zai)階(jie)梯(ti)間(jian)距(ju)為(wei)100μm的芯片上能夠形成線寬20μm的銅布線。

　　試製芯片是通過將RF電路模塊化後實現的。該小組通過中的自組裝技術在晶圓上安裝了模擬LSI、數字LSI、電dian容rong器qi芯xin片pian以yi及ji電dian感gan器qi芯xin片pian。還hai通tong過guo布bu線xian技ji術shu將jiang各ge芯xin片pian連lian接jie起qi來lai。其qi中zhong，電dian感gan器qi芯xin片pian通tong過guo形xing成cheng空kong洞dong提ti高gao了le電dian感gan器qi特te性xing。具ju體ti為wei，將jiang形xing成cheng線xian圈quan的de繞rao組zu結jie構gou的de縫feng隙xi空kong出chu來lai。而er以yi前qian該gai縫feng隙xi用yong矽gui填tian補bu。