—— 益萊儲為PCIe 5.0開發客戶提供預算靈活
、快速供貨的測試方案

　　讓PCIe總線保證足夠的帶寬、供電也成為了不斷追求的目標，對更高速度的需求推動了標準機構定義下一代PCI Express，PCIe 5.0速度從PCIe 4.0 的16GT /s翻倍至32 GT /s ；到了剛發布的PCIe 6.0，實現了帶寬速率全麵翻倍，而且PCIe 6.0對底層信令進行了改進。

　　是德科技剛剛發布了針對PCIe 5.0/6.0的完整測試方案，至此能夠提供全方位的物理層測試解決方案，成為目前僅有的完整提供從建模、仿真
、互連參數表征、Tx
、PLL 和 Rx 測試解決方案的公司。通過是德科技租賃合作夥伴益萊儲/Electro Rent的聯合支持

，客戶可以以測試儀器購買價格的一小部分、找到最新的產品，並以最快的速度獲得。在最近跟需要PCIe 5.0測試方案的客戶的互動中，我們深切感受到來自客戶的急迫需求和對我們服務的欣慰，同心協力幫助客戶贏得未來市場先機。

　　向下一代PCIe標準的演進

　　PCI Express 5.0代表了使用非歸零(NRZ)信令的最新PCI標準，速度從PCIe 4.0 的16GT /s翻倍至32 GT /s，PCIe 5.0標準在2019年完成。為了應對日益增長的高性能計算
、人工智能加速器
、高性能存儲等快速發展的需求，PCI-SIG著手開發製定下一代PCIe 6.0規範
，PCIe 6.0 v1.0版本規範上已於2022年1月正式發布。

　　PCIe 6.0擁有了超低延遲、超高帶寬、超快速率，而且PCIe 6.0對底層信令進行了改進，也是PCIe 曆史上改進最大的一次。通過PCIe鏈路速度提升一倍
，PCIe 6.0在實際上獲得了帶寬速率全麵翻倍的效果
，x1通道從4GB/s提升到了8GB/s，x16通道則一直擴展到了單向128GB/s，雙向達到256GB/s。這相當於設備可以使用更少的通道數量，達到更高的速率，從而獲得實現降低硬件成本效果。

　　雖然PCIe 6.0相關標準已經發布，但不可否認從消費者市場來看
，PCIe 5.0市場還處於早期階段。大部分消費者還停留在PCIe 4.0，主要是因為目前支持PCIe 5.0的產品價格都十分高昂，對消費者而言，PCIe 4.0並不會影響工作和遊戲體驗，因此PCIe 5.0的普及率還比較低。不過PCIe 5.0相關產品的測試驗證正在火熱進行中。

　　新一代PCIe 5.0測試的挑戰

　　PCIe 5.0測試挑戰隨著速度翻倍而增加，最大挑戰來自於通道長度，信號速度越快，在PC板上傳輸的信號載頻越高。有兩類物理損傷會限製工程師傳輸PCIe信號的預期距離：一個是通道的衰減，一個是由於管腳、連接器
、通孔和其他結構中發現的阻抗不連續而在通道內發生的反射。

　　PCIe 5.0規範使用的信道在16 GHz時衰減為-36分貝，16 GHz的頻率代表32 GT/s數字信號的奈奎斯特頻率。例如


，當PCIe 5.0信號開始時，它可能具有800 mV的典型峰間電壓。然而，在通過建議的-36分貝通道後，就找不到任何與睜開眼睛的相似之處。隻有通過應用基於發射機的均衡(去加重)和接收機均衡(CTLE和DFE的組合)
，PCIe 5.0信號才能通過係統通道並被接收機準確地解釋。

　　對於PCIe 5.0信號，眼睛高度的最低預期為10 mV(均衡後)。即(ji)使(shi)有(you)一(yi)個(ge)近(jin)乎(hu)完(wan)美(mei)的(de)低(di)抖(dou)動(dong)發(fa)射(she)器(qi)
，信(xin)道(dao)的(de)顯(xian)著(zhu)衰(shuai)減(jian)也(ye)會(hui)降(jiang)低(di)信(xin)號(hao)振(zhen)幅(fu)
，以(yi)至(zhi)於(yu)由(you)反(fan)射(she)和(he)串(chuan)擾(rao)引(yin)起(qi)的(de)任(ren)何(he)其(qi)他(ta)類(lei)型(xing)的(de)信(xin)號(hao)損(sun)傷(shang)都(dou)會(hui)關(guan)閉(bi)可(ke)恢(hui)複(fu)眼(yan)。

　　為了幫助確保支持PCIe 5.0的產品取得成功，是德科技積極提供測試解決方案。在物理層係統仿真

、物理層互連以及發射端（Tx）和接收端（Rx）測試基礎上，又最新增加了PCIE5.0協議分析測試方案，至此能夠提供從設計仿真到物理層再到協議層的測試和驗證。

　　UXR+M8040 PCIe 5.0測試升級平台

　　是德科技UXR0334A+M8040A 實現了PCIe 5.0高速接口測試平台升級

，這也是益萊儲客戶最近的熱門需求。

　　信號進入示波器後，經過模擬前端包括衰減器、放大器、采樣器
，再進入到 ADC，示波器中所使用的半導體工藝
、封裝設計
、互連設計，ADC 的垂直有效位數等的差異，會導致信噪比會存在差距。所以，降低儀器底噪

、提升 ADC 的位數會為提升測量精度帶來非常大的幫助
，在足夠采樣率的條件下，這些性能超過了采用更高采樣率對測量結果的影響。

圖1 示波器前端信號采集鏈路

　　基於 InP HB2C 工藝 MMIC 前端、多芯片三維封裝互連和 10bit ADC UXR係列示波器在 PCIe 5.0 的基於 1e-12 條件下的眼高

、眼寬
、TJ 等結果有明顯更高的裕量。以33GHz帶寬的UXR0334A示波器為例，在相同垂直滿量程的條件下，UXR的底噪指標是同行33GHz帶寬示波器的一半水平。

　　另ling外wai從cong測ce量liang方fang法fa上shang來lai說shuo，垂chui直zhi刻ke度du的de設she定ding會hui影ying響xiang到dao測ce量liang的de信xin噪zao比bi，測ce量liang時shi有you一yi點dian比bi較jiao重zhong要yao的de是shi，要yao優you化hua垂chui直zhi刻ke度du，讓rang信xin號hao盡jin量liang充chong滿man垂chui直zhi滿man量liang程cheng
，這zhe樣yang會hui達da到dao最zui佳jia的de測ce量liang信xin噪zao比bi。從cong下xia表biao中zhong可ke以yi看kan到dao，在zai相xiang同tong的de測ce試shi條tiao件jian下xia：使用 M8040A誤碼儀，加入一定的壓力
，經過 PCIe 5.0 Base夾具構建的36dB的損耗，設置相同的 Preset P9，使用相同的接收 CTLE DC Gain 10dB，示波器都優化調整了垂直刻度。

　　M8040A 高性能 BERT 是一款高度綜合的比特誤碼率測試儀（BERT）
，M8040A 專為研發和測試工程師設計，幫助他們表征芯片、器件
、收發信機模塊和子組件、電路板以及係統。不僅能夠測試 PCIe 5.0
，還能為新興的 PCIe 6.0技術探索發展路線，適用於物理層表征和合規性測試，它支持 PAM4 和 NRZ 信號，以及高達 64 GBaud 的數據速率，覆蓋 400 GbE 標準的所有特性。